型号 产品叙述 RoHS
Assura Physical Verification 设计规则检测与版图和逻辑设计一致性检测,为SoC设计提供高良率的定制IP。
Cadence Chip Optimizer 使用基于3D空间的方法进行建模、分析并优化版图,使其满足电气约束,制造规则等等。
Cadence CMP Predictor 通过基于模型的CMP热点识别与面向CMP的RC抽取,增强设计性能与良率。
Cadence Litho Electrical Analyzer 根据真实光刻轮廓线来抽取器件和连线的电气参数。分析并且修复由于系统性变量产生的时序和漏电流热点。
Cadence Litho Physical Analyzer 识别并修正光刻图形的热点。使用基于模型的技术快速并且准确地预测芯片的光刻轮廓,改进参数良率和芯片性能。
Cadence MaskCompose Reticle and Wafer Synthesis Suite Automates and optimizes reticle and wafer synthesis to eliminate errors and reduce mask-making cycle times.
Cadence Physical Verification System 在一种解决方案中提供从前端到后端设计,实现并且签收的整个流程。加快设计规则检测和版图与逻辑设计一致性验证的周期。
Cadence QuickView Layout and Manufacturing Data Viewer Allows engineers to view and superimpose manufacturing data in various industry-standard formats.
Encounter Diagnostics Delivers the most accurate volume and precision diagnostics capability available on the market. Accelerates silicon bring-up and optimizes yield ramp with device and fault modeling.
Encounter Digital Implementation System 无论是针对giga-gate/GHz、低功耗还是混合信号设计,无论是主流工艺节点还是先进工艺节点,都提供一个完整的单一设计平台并支持多CPU的解决方案。
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